10 settembre 2026 Positron AI ha annunciato di aver raccolto 875 milioni di dollari in un round Series C/C-1 con una valutazione post-money di 5 miliardi di dollari. L'azienda di Reno sviluppa chip e sistemi per l'inferenza che, invece della consueta memoria ad alte prestazioni HBM, utilizzano la comune LPDDR5X degli smartphone.
La tesi tecnica chiave di Positron è che gli acceleratori tradizionali utilizzano meno del 30 % della larghezza di banda HBM, mentre la loro architettura consente di sfruttare oltre il 90 % del bandwidth LPDDR5X. Questo, secondo quanto afferma l'azienda, compensa la differenza in termini di prestazioni di picco e riduce la dipendenza dalle catene di fornitura deficitarie di HBM e dal packaging avanzato CoWoS.
Il prossimo chip Asimov è previsto in produzione su TSMC N3P alla fine del 2026 con produzione nella seconda metà del 2027. Ogni die potrà portare da 288 GB a 2,3 TB di LPDDR5X. Il sistema Titan combinerà da quattro a otto di questi chip ed è destinato a modelli superiori a 16 trilioni di parametri con un contesto di oltre 10 milioni di token in un singolo nodo. Già ora più di 50 rack della prima piattaforma Atlas sono distribuiti su Oracle Cloud Infrastructure.
Dal punto di vista architetturale, Positron punta su un systolic array con memoria strettamente integrata, il che consente di minimizzare lo spostamento dei dati. A differenza delle GPU classiche, dove memoria e calcolo sono separati, qui l'accento si sposta sulla capacità e sull'utilizzo reale del bandwidth. Un simile approccio è particolarmente attuale per modelli a contesto lungo e di grandi dimensioni, dove il bottleneck è spesso proprio nella memoria, non nel FLOPS di picco.
Dal punto di vista metodologico, le dichiarazioni di Positron si basano per ora su misurazioni interne e confronti con i tipici valori dei sistemi HBM. Non esistono ancora benchmark indipendenti né descrizioni dettagliate dei protocolli di test in fonti aperte. L'azienda sottolinea i vantaggi in termini di token per dollaro e per watt, ma senza test pubblici di terze parti è difficile valutare il guadagno reale nei workload reali.
Nel panorama dei chip per l'inferenza, Positron si contrappone alle soluzioni dominanti di Nvidia e AMD, strettamente legate all'HBM. Parallelamente, altre startup e hyperscaler sperimentano approcci alternativi — dagli interconnect ottici agli ASIC custom. La scelta della LPDDR5X avvicina Positron alle idee di alcuni sviluppatori cinesi che cercano di aggirare le restrizioni sanzionatorie sulla memoria avanzata, ma in questo caso l'accento è posto sull'utilizzo e sul costo, non solo sulla disponibilità.
Se l'architettura garantirà davvero l'utilizzo del bandwidth dichiarato, ciò potrebbe ridurre sensibilmente il TCO dell'inferenza per modelli enormi e contesti lunghi. Si aprirà la possibilità di scalare più rapidamente i cluster senza dover competere per i volumi limitati di HBM e CoWoS. Al tempo stesso, il successo dipende da quanto efficacemente il software e il compilatore riusciranno a caricare il systolic array in scenari reali.
Resta aperta la questione se test indipendenti confermeranno i vantaggi di Positron dopo il tape-out di Asimov e come si comporterà il sistema scalando fino a migliaia di nodi. Le prossime pubblicazioni interessanti in questo campo probabilmente confronteranno l'efficienza energetica e la latency reali di Titan con le attuali soluzioni HBM su modelli identici.
Positron dimostra che ripensare le priorità — capacità e utilizzo della memoria invece della larghezza di banda di picco — può diventare una reale alternativa nella corsa all'hardware per l'inferenza.
