Am 10. September 2026 gab Positron AI bekannt, 875 Millionen Dollar in einer Series-C/C-1-Runde bei einer Post-Money-Bewertung von 5 Milliarden Dollar eingeworben zu haben. Das Unternehmen aus Reno entwickelt Chips und Systeme für die Inferenz, die statt des üblichen Hochleistungsspeichers HBM gewöhnliches LPDDR5X aus Smartphones verwenden.
Die zentrale technische These von Positron besteht darin, dass herkömmliche Beschleuniger weniger als 30 % der HBM-Bandbreite nutzen, während ihre Architektur mehr als 90 % der LPDDR5X-Bandbreite zu erschließen vermag. Dies, so die Behauptung des Unternehmens, kompensiere den Unterschied bei der Spitzenleistung und verringere die Abhängigkeit von knappen Lieferketten für HBM und fortschrittlichem CoWoS-Packaging.
Der nächste Chip Asimov soll Ende 2026 auf TSMC N3P gefertigt werden, mit Produktion in der zweiten Hälfte des Jahres 2027. Jeder Die wird zwischen 288 GB und 2,3 TB LPDDR5X tragen können. Das System Titan wird vier bis acht solcher Chips vereinen und zielt auf Modelle mit über 16 Billionen Parametern bei einem Kontext von mehr als 10 Millionen Token in einem einzigen Knoten. Bereits jetzt sind mehr als 50 Racks der ersten Plattform Atlas in der Oracle Cloud Infrastructure im Einsatz.
Architektonisch setzt Positron auf ein Systolic Array mit eng integriertem Speicher, was die Datenbewegung minimieren soll. Anders als bei klassischen GPUs, bei denen Speicher und Berechnung getrennt sind, verschiebt sich hier der Schwerpunkt auf Kapazität und tatsächliche Bandbreitennutzung. Dieser Ansatz ist besonders relevant für langkontextige und große Modelle, bei denen der Engpass oft gerade im Speicher und nicht in den Spitzen-FLOPS liegt.
Methodisch stützen sich die Aussagen von Positron bislang auf interne Messungen und Vergleiche mit typischen Kennwerten von HBM-Systemen. Unabhängige Benchmarks oder detaillierte Beschreibungen der Testprotokolle gibt es in offenen Quellen noch nicht. Das Unternehmen betont die Vorteile bei Token pro Dollar und pro Watt, doch ohne öffentliche Third-Party-Tests ist der reale Zugewinn bei echten Workloads schwer einzuschätzen.
In der Landschaft der Inferenz-Chips positioniert sich Positron gegen die dominierenden Lösungen von Nvidia und AMD, die eng an HBM gebunden sind. Parallel experimentieren andere Start-ups und Hyperscaler mit alternativen Ansätzen – von optischem Interconnect bis hin zu Custom-ASICs. Die Wahl von LPDDR5X rückt Positron in die Nähe der Ideen einiger chinesischer Entwickler, die Sanktionsbeschränkungen für fortschrittlichen Speicher umgehen wollen, doch liegt der Akzent hier auf Nutzung und Kosten, nicht nur auf Verfügbarkeit.
Sollte die Architektur tatsächlich die behauptete Bandbreitennutzung liefern, könnte dies die TCO der Inferenz für übergroße Modelle und lange Kontexte erheblich senken. Es entstünde die Möglichkeit, Cluster schneller zu skalieren, ohne um begrenzte HBM- und CoWoS-Mengen kämpfen zu müssen. Zugleich hängt der Erfolg davon ab, wie effizient Software und Compiler das Systolic Array in realen Szenarien auslasten können.
Offen bleibt die Frage, ob unabhängige Tests die Vorteile von Positron nach dem Tape-out von Asimov bestätigen werden und wie sich das System bei der Skalierung auf Tausende Knoten verhalten wird. Die nächsten interessanten Veröffentlichungen auf diesem Gebiet werden vermutlich die reale Energieeffizienz und Latenz von Titan mit aktuellen HBM-Lösungen auf identischen Modellen vergleichen.
Positron zeigt, dass ein Umdenken bei den Prioritäten – Kapazität und Speichernutzung statt Spitzenbandbreite – eine echte Alternative im Wettlauf um Inferenz-Hardware werden kann.
