Le 10 septembre 2026, Positron AI a annoncé une levée de fonds de 875 millions de dollars lors d'un tour de table de série C/C-1, pour une valorisation post-monétaire de 5 milliards de dollars. L'entreprise basée à Reno développe des puces et des systèmes d'inférence qui, au lieu de la mémoire haute performance HBM habituelle, utilisent de la LPDDR5X standard issue des smartphones.
La thèse technique clé de Positron est que les accélérateurs traditionnels utilisent moins de 30 % de la bande passante de la HBM, tandis que leur architecture permet d'exploiter plus de 90 % de la bande passante de la LPDDR5X. Selon l'entreprise, cela compense la différence de performance de pointe et réduit la dépendance vis-à-vis des chaînes d'approvisionnement tendues de la HBM et du conditionnement avancé CoWoS.
La prochaine puce, Asimov, devrait être lancée sur le procédé TSMC N3P fin 2026, avec une production prévue au second semestre 2027. Chaque puce pourra embarquer de 288 Go à 2,3 To de LPDDR5X. Le système Titan combinera de quatre à huit de ces puces et cible des modèles de plus de 16 billions de paramètres avec un contexte dépassant les 10 millions de jetons par nœud. Déjà, plus de 50 baies de la première plateforme Atlas sont déployées au sein d'Oracle Cloud Infrastructure.
Sur le plan architectural, Positron mise sur une matrice systolique avec une mémoire étroitement intégrée, ce qui permet de minimiser les transferts de données. Contrairement aux GPU classiques, où la mémoire et le calcul sont séparés, l'accent est mis ici sur la capacité et l'utilisation réelle de la bande passante. Cette approche est particulièrement pertinente pour les modèles à long contexte et de grande taille, où le goulot d'étranglement se situe souvent au niveau de la mémoire plutôt que des FLOPS de pointe.
Méthodologiquement, les affirmations de Positron reposent pour l'instant sur des mesures internes et des comparaisons avec les performances typiques des systèmes HBM. Il n'existe pas encore de bancs d'essai indépendants ni de descriptions détaillées des protocoles de test dans les sources publiques. L'entreprise souligne des avantages en termes de jetons par dollar et par watt, mais sans tests tiers publics, il est difficile d'évaluer le gain réel dans des charges de travail réelles.
Dans le paysage des puces d'inférence, Positron se positionne face aux solutions dominantes de Nvidia et AMD, qui sont étroitement liées à la HBM. Parallèlement, d'autres start-up et hyperscalers expérimentent des approches alternatives, allant des interconnexions optiques aux ASIC personnalisés. Le choix de la LPDDR5X rapproche Positron des idées de certains développeurs chinois cherchant à contourner les restrictions de sanctions sur la mémoire avancée, mais dans ce cas, l'accent est mis sur l'utilisation et le coût, et pas seulement sur la disponibilité.
Si l'architecture assure effectivement l'utilisation de la bande passante annoncée, cela pourrait réduire considérablement le TCO de l'inférence pour les modèles ultra-larges et les contextes longs. Il deviendrait possible de faire évoluer les clusters plus rapidement sans avoir à lutter pour des volumes limités de HBM et de CoWoS. En même temps, le succès dépendra de l'efficacité avec laquelle le logiciel et le compilateur pourront solliciter la matrice systolique dans des scénarios réels.
La question reste ouverte de savoir si des tests indépendants confirmeront les avantages de Positron après le tape-out d'Asimov et comment le système se comportera lors d'un passage à l'échelle vers des milliers de nœuds. Les prochaines publications d'intérêt dans ce domaine compareront probablement l'efficacité énergétique réelle et la latence de Titan avec les solutions HBM actuelles sur des modèles identiques.
Positron démontre qu'une redéfinition des priorités — la capacité et l'utilisation de la mémoire plutôt que la bande passante de pointe — peut constituer une alternative viable dans la course au matériel d'inférence.
